Department of Electrical and Computer Engineering, University of British Vancouver, Columbia, British Columbia, Kanada

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Department of Electrical and Computer Engineering, British Engineering, University of Vancouver, Columbia, BC, Kanada< /p>

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  • Jin Yang

    Strategic CAD Labs, Intel Corporation, Hillsboro, Aria-labeledby=” arnd_35543252478145574_Ctrl”> oder

    Labs verbunden Strategisches CAD , Intel Corporation, Hillsboro, OU

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    Information authors”# and pill-information”#pill-authors__contentcon”>Information über den Autor auch Anspruch

    Zusammenfassung

    Dieses Dokument deckt fast alle Methoden zum Debuggen von Postprozessormaschinen ab, dh . Zurückspulen oder Zurücksetzen Ihres aktuellen Chips von einem bekannten Zustand, der einen Glitch verursacht, eine Kombination, die von On-Chip-Echtzeit-Detailerfassungsmodellen und Off-Chip-Formalanalysemodellen erstellt wird. Der Debug-Platz wird vollständiger unter Berücksichtigung vielseitiger Betrachtungen wie Fläche, On-Chip-Empfangs-Nichtdeterminismus und Übertragungsverzögerung geschaffen. Dieser Strom, kombiniert mit einer empfindlichen Spot-Trip-Schaltung mit geringem Overhead, bietet kostengünstige, präzise Spot-Trip-Kapazität, ohne dass dies erforderlich ist. Sie können den Status eines bestimmten gesamten Chips überwachen. Der Stream und die zugehörigen Peripheriegeräte wurden mit einer absoluten Anzahl magischer Hardware getestet, die aus einem OpenRISC-Prozessor bestand, der mit Debugging-Hardware ausgestattet war, die mit einem PC verschachtelt war, der auf einem Laufband mit speziellen Überprüfungsalgorithmen ausgeführt wurde. Hunderte von Variationen von Sommerphasen wurden mit dem hier vorgestellten Ansatz verdient.

    Verknüpfungen

    1. F. De Paula, M. Gort, A. Hu, S. Wilton und J. Young, „Return Analysis: A Great Debug Option to get Post-Silicon“, FormalMeth. Zahlung. Hilfe – Seiten 35 bis 44 gestalten, Nov. 09