Wydział Inżynierii Elektrycznej i Komputerowej, University of British Vancouver, Kolumbia, Kolumbia Brytyjska, Kanada

Aria-labeledby= “arnd_35543252477883967_Ctrl”>

Wydział Inżynierii Elektrycznej i Komputerowej, British Engineering, University of Vancouver, Columbia, BC, Canada

Wyświetl profil

,

  • Jin Yang

    Strategic CAD Labs, Intel Corporation, Hillsboro, Aria- labeledby=” arnd_35543252478145574_Ctrl”> lub

    Laboratorium strategiczne CAD , Intel Corporation, Hillsboro, OU

    Wyświetl profil< /p>< /div>

  • Class=’icon-Icon_Informat ion’>

    Informacje o autorach”# and pill-information”#pill-authors__contentcon”>Informacje o autorze z roszczeniem < /p>

    Podsumowanie

    Ten dokument obejmuje bardzo wiele metodologii debugowania struktur postprocesorowych, tj. . przewinąć lub zresetować bieżący układ ze znanego stanu, co skutkuje usterką, kombinacją powiązaną z modelami zbierania szczegółów w czasie rzeczywistym na chipie lub modelami analizy formalnej poza chipem. Linia debugowania jest tworzona w pełni z uwzględnieniem aspektów roboczych, takich jak obszar, brak determinacji prefiksu na chipie i opóźnienie transmisji. Ta rzeka, w połączeniu z czułym, nisko napowietrznym obwodem typu spot-trip, zapewnia opłacalną, precyzyjną perspektywę spot-trip bez jej potrzeby. Możesz monitorować stan rzeczywistego całego chipa. Strumień i powiązane z nim urządzenia peryferyjne zostały przetestowane na określonej liczbie magicznego sprzętu, składającego się z procesora OpenRISC wyposażonego w sprzęt do debugowania, przeplatanego z komputerem PC biegającym na bieżni ze specjalnymi algorytmami weryfikacyjnymi. Za pomocą przedstawionego tutaj podejścia uzyskano dostęp do setek odmian faz letnich.

    Spinki do mankietów

    1. F. De Paula, M. Gort, A. Hu, S. Wilton i J. Young, „Analiza zwrotów: świetna opcja debugowania w Post-Silicon”, FormalMeth. Zapłata. Pomoc — projektowanie stron od 35 do 44, listopad 2008